信号处理ADSP21060CZ160一般说明

  ADSP-21060CZ-160乙系列核心架构包括以下架构功能系列核心。ADSP-21060C是代码和与ADSP-21061和ADSP-21062兼容的功能。
  独立的并行计算单元算术/逻辑单元（ALU）、乘法器和移位器都执行单循环指令。这三个单位被安排在并行，大化计算吞吐量。单功能指令执行并行ALU和乘法器操作。
  这些计算单元支持ieee 32位单精度浮点，扩展精度40位浮点，以及32位定点数据格式。
  ADSP-21060CZ-160一般说明
  超级哈佛架构计算机一种新的信号处理微型计算机能力和性能水平。
  是为高性能而优化的32位处理器数字信号处理器应用。ADSP-2106X以ADSP为基础个数字信号处理器核心组成一个完整的片上系统，增加一个支持双端口片上sram和集成i/o外设通过专用I/O总线。
  采用高速低功耗CMOS工艺制造，具有25 ns的指令周期时间并可运行英里。通过其片上指令缓存，处理器可以在一个周期内执行每个指令。表一显示的性能基准。
  代表了一种新的集成标准对于信号计算机，结合高性能具有集成的片上系统功能的浮点dsp核包括一个4mbit的sram内存主机处理器接口，DMA控制器、串行端口、链路端口和并行总线无胶多处理器的连接性。
  图1显示了ADSP-21060C的框图，说明以下架构功能：
  带有共享数据寄存器文件数据地址生成器（DAG1、DAG2）带指令缓存的程序序列器间隔计时器片上与片外存储器和设备主机端口和多处理器接口控制器串行端口和链路端口测试访问端口图2显示了一个典型的单处理器系统。多处理系统如图3所示。
  ADSP-21060CZ-160片外存储器接口
  4千兆字可寻址
  可编程等待状态生成，页面模式
  动态随机存取存储器支持
  表一ADSP-21060C/ADSP-21060LC基准
  （@40兆赫）
  1024PT。复fft0.46ms18221周期
  （基数4，数字反转）
  FIR滤波器（每个抽头）25ns1个周期
  IIR滤波器（每双）100ns4个周期
  除以（y/x）150ns6个周期
  逆平方根（1/√x）225ns9周期
  DMA传输速率240兆字节/秒
  ADSP-21060C/ADSP-21060LC
  牧师。乙
  DMA控制器
  用于ADSP-2106X之间传输的10个DMA信道
  内部存储器和外部存储器
  设备、主机处理器、串行端口或链路
  端口
  在40兆赫的背景DMA传输，与
  全速处理器执行
  16位和32位微处理器的主机处理器接口
  主机可直接读写ADSP-2106X内部
  记忆
  多处理
  可扩展dsp多处理的无胶连接
  建筑
  ADSP-21060CZ-160（http://www.dzs***/ic-detail/9_11687.html）并行总线的分布式片上总线仲裁
  连接多达六个ADSP-2106XSPlus主机
  用于点到点连接和阵列的六个链路端口
  多处理
  240mbytes/s并行总线传输速率
  通过链路端口的240MB/s传输速率
  串口
  两个40mbit/s同步串行端口
  压扩硬件
  独立的发送和接收功能